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재구성 가능한 저전력 DSP 구조 설계

Title
재구성 가능한 저전력 DSP 구조 설계
Other Titles
Design of a Low Power Reconfigurable DSP Architecture
Author
이중목
Alternative Author(s)
Lee, Jung-Mok
Advisor(s)
정기석
Issue Date
2007-02
Publisher
한양대학교
Degree
Master
Abstract
최근 CDMA, H.264, MP3와 같은 많은 디지털 신호처리(DSP)응용 시스템이 최신 휴대용 기기에 가장 중요한 멀티미디어 포맷으로써 통합되고 있다. 더욱이 미래의 무선 멀티미디어 기기의 경우는 해당 기능을 다양한 통신 링크에 적합하게 파라미터들을 조정할 수 있어야 한다. 그러므로 이러한 장치들은 다양한 멀티미디어 서비스와 통신 성능을 충분히 맞출 수 있도록, 유동성을 갖추어야 한다. 또한, 무선 시스템에서 저전력 소모는 가장 중요한 설계 과제로 계속 남게 될 것이다. 프로그램 가능한 디지털 신호 처리 프로세서는 알고리즘을 빠르게 개발하고, 업데이트를 쉽게 할 수 있지만, 일반적으로 최적의 성능과 낮은 전력 소모율을 가지는 전용 하드웨어를 많이 개발해 왔다. 전용 하드웨어 개발은 긴 개발 주기와 낮은 유동성을 가지지만, 디지털 신호 처리 프로세서의 경우는 이론적으로 동작 가능한 최대 성능이 제한되기 때문이다. 그러나 재구성 가능한 하드웨어는 특정 목적 하드웨어와 프로세서의 중간적인 특징을 가진다. 미래의 무선 내장형 기기들을 위하여, 재구성 가능한 구조를 사용하면 높은 유동성과 높은 성능, 낮은 전력 소모를 제공하면서 시스템을 구현할 수 있다. 본 논문에서는 FFT, FIR 그리고 행렬곱셈과 같은 DSP 알고리즘을 빠르게 연산할 수 있고, 일반적인 RISC Core와 동시에 동작할 수 있는 저전력 재구성 가능한 MAC(Multiply-Accumulator) 기반 DSP 가속기 구조를 제안한다.; Modern DSPs commonly run a set of complicated algorithms which take a long run time and a high power consumption. Accelerating IPs are often employed to reduce the execution time and power. However, as the complexity and the variability of the DSP algorithms are growing, more and more such IPs are required. Since such specialized fixed IPs are hard to design and debug, DSPs with multiple accelerating IPs are very likely to have a very poor time-to-market and an unacceptably high area cost. To improve the time-to-market and the area efficiency, dynamically reconfigurable DSP architectures have gained a lot of attention lately. Dynamically reconfigurable DSPs typically have one (or two) multi-functional DSP accelerator which executes similar, yet different multiple core computations for many different DSP algorithms. With this type of dynamically reconfigurable DSP accelerators, the time to market and the area/power efficiency of the DSP designs can be improved significantly. In this paper, we propose a novel DSP accelerator which is capable of computing multiple core algorithms such as FFT, FIR, and matrix-vector multiplications. Experimental results show that the DSP design with our dynamically reconfigurable accelerator is highly power/area-efficient while having a fairly small performance overhead.
URI
https://repository.hanyang.ac.kr/handle/20.500.11754/149452http://hanyang.dcollection.net/common/orgView/200000406405
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GRADUATE SCHOOL[S](대학원) > DEPARTMENT OF COMPUTER & COMMUNICATIONS ENGINEERING(정보통신학과) > Theses (Master)
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