모바일 무선 통신 시스템용 저전력 12Bit 100MS/s 파이프라인 데이터 변환기의 설계

Abstract

본 논문에서는 3G LTE(Long Term Evolution) 기술기반으로 최대 300Mbps급의 데이터 전송속도와 100mW급 이하 최대출력의 FemtoCell SoC(System on a Chip) 및 All-in-One FemtoCell 기지국 SoC 플랫폼 개발에 적합한 ADC(Analog to Digital Converter)를 위한 12Bit 100MS/s 0.18um CMOS 파이프라인(Pipeline) A/D 변환기를 제안한다. 제안하는 ADC는 11Stage 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소모를 최적화 하였다. 각각 Stage의 출력을 1.5Bit로 결정하였고, 마지막 Stage에서 2Bit를 출력하는 방법을 사용하였으며, 저전력을 위하여 OPAMP(Operational Amplifier) Sharing기법과 각 단의 OPAMP의 성능과 커패시터(Capacitor)의 최적화(Optimization)를 통하여 전력소모를 줄였다. 파이프라인 ADC구조의 전력 소모 중 30%를 차지하고 있는 SHA(Sample and Hold Amplifier Stage)를 제거하였고, 대신 MDAC(Multiplying Digital to Analog Converter)과 Sub-ADC에서 입력신호를 동시에 샘플링(Sampling)함으로써 SHA의 기능을 함께 하도록 하였다. 각각의 단에 사용된 OPAMP에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 보통의 밀러 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서 적합한 동작속도의 성능을 만족시키도록 하였으며, Sub-ADC에 사용된 비교기(Comparator)의 래치(Latch)동작에서 입력 MOSFET과 출력 MOSFET을 분리시키고 중간에 CMOS 스위치(Switch)를 사용하여 입력 단으로 전달되는 킥-백 잡음(Kick-Back Noise)을 줄였다. 제안하는 ADC는 0.18um 1P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12Bit 해상도(Resolution)에서 각각 최대 ±0.49LSB, ±0.78LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작속도에서 각각 59.4dB, 68.2dB의 SNDR과 SFDR을 보여준다.