TSV 메모리 인터페이스를 위한 디지털 위상 고정 루프 설계

Abstract

본 논문에서는 TSV 메모리 인터페이스를 위한 3.0GHz Bang-Bang Digital PLL을 설계 하였다. 반도체 3-D Integration은 수직 방향으로 chip 을 쌓아 메모리 반도체 집적화 공정의 한계를 극복하고 지속적으로 집적도를 향상 시킬 수 있는 기술이다. Through Silicon Via(TSV) 기술은 횡으로 쌓여진 chip 간의 데이터 통신을 위해 최근 활발히 연구 되고 있는 분야이다. chip 간의 데이터 통신에서 clock generator는 필수적 이며 미세화 되어 가는 공정 기술에 적용 가능한 3.0GHz 출력의 Bang-Bang Digital Phase locked loop를 제안하였다. verilog 언어와 matlab을 통하여 검증 하였고 제안된 디지털 제어 발진기는 CMOS 0.11μm 공정으로 설계 되었다.