45-nm 공정에서의 fail-safe 3.3-V I/O 패드

Abstract

새롭게 제안된 3.3V fail-safe I/O 회로는 새로운 바이어스 생성회로를 이용하여 gate driver 전압을 만들어주며, 이를 통하여 CMOS gate의 과전압을 방지하여 gate-oxide reliability를 확보하였다. 또한, 새로운 n-well 바이어스 전압 발생기를 사용하여 junction leakage current의 발생을 최소화하였다. Parasitic capacitance에 의한 동작 속도가 느려지는 문제를 제안된 회로를 통하여 개선하였다. 45nm CMOS 공정을 이용하여 설계를 수행하였다.