최솟값-합 알고리즘 기반의 LDPC 부호 복호기를 위한 효과적인 검사 노드 연산기 설계

Abstract

오류 정정(Error Correction) 기법은 디지털 통신 시스템에서 다량의 데이터를 오류 없이 고속으로 처리하여 신뢰성을 높이는 채널 부호화(Channel Coding) 방법이다. 1962년 R. Gallager에 의해 발견된 LDPC 부호(Low-Density Parity-Check Code)는 우수한 복호 성능을 가지는 대표적인 오류 정정 부호이다. 본 논문에서는 CMMB(China Mobile Multimedia Broadcasting) 표준 최솟값-합 알고리즘(Min-Sum Algorithm) 기반의 LDPC 복호기(LDPC Decoder)를 구성하는 검사 노드 연산기(Check-Node operation Unit)의 효과적인 설계 방법에 대해 제안한다. 최솟값-합 알고리즘 기반의 하드웨어 구현 시, 복호 과정의 검사 노드 연산에서 최솟값 결정 연산이 수행된다. 반복 복호(Iterative Decoding)의 특성상 최솟값 연산에 수많은 비교 연산이 포함되고, 병렬 구조를 지닐 경우에는 그 수가 더욱 증가하게 된다. 이러한 점에 착안하여 제안한 비교 연산기는 기존의 순차적 구조의 비트간 비교기와 달리 두 비트씩 병렬적으로 비교하고 하드웨어를 구성하는 게이트 수를 줄여, 시간 지연과 면적 비용 면에서 향상된 모습을 보였다. 또한, 실험 결과를 통해 이보다 상위 수준의 최솟값 결정 모듈에 제안한 연산기를 적용하여 전력 소모와 게이트 수의 이득을 보임으로써 전체적인 LDPC 복호기 성능향상에 기여할 수 있음을 확인하였다.| Low-density parity-check (LDPC) codes, which were introduced by R. Gallager in 1962, have been actively studied because of their excellent error correcting capabilities. Most studies have focused on how to improve the decoding capability. Hoewever, implementation of the LDPC decoder has not been studied as actively. Therefore, design issues including the size of memory block, power consumption, and throughput have to be addressed further. LDPC decoders consist of initialization unit, variable-node operation unit, and check-node unit. I analyzed the architecture of min-sum based LDPC decoders and figured out the check-node unit was the most significant effect on overall decoder. In this thesis, I propose a novel check-node operator by designing an effective comparator to improve the check-node operation. The proposed comparator design showed the best overall results in terms of gate count, static power consumption, and delay compared to those of the conventional comparator. Moreover, experiment results verify that when the proposed comparator is used as a part of a partially parallel LDPC decoder, the comparator improves the performance of the decoder.; Low-density parity-check (LDPC) codes, which were introduced by R. Gallager in 1962, have been actively studied because of their excellent error correcting capabilities. Most studies have focused on how to improve the decoding capability. Hoewever, implementation of the LDPC decoder has not been studied as actively. Therefore, design issues including the size of memory block, power consumption, and throughput have to be addressed further. LDPC decoders consist of initialization unit, variable-node operation unit, and check-node unit. I analyzed the architecture of min-sum based LDPC decoders and figured out the check-node unit was the most significant effect on overall decoder. In this thesis, I propose a novel check-node operator by designing an effective comparator to improve the check-node operation. The proposed comparator design showed the best overall results in terms of gate count, static power consumption, and delay compared to those of the conventional comparator. Moreover, experiment results verify that when the proposed comparator is used as a part of a partially parallel LDPC decoder, the comparator improves the performance of the decoder.