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CMOS Image Sensors With Low-Noise and Small-Area Column-Parallel Readout Circuits

Title
CMOS Image Sensors With Low-Noise and Small-Area Column-Parallel Readout Circuits
Author
김민규
Advisor(s)
권오경
Issue Date
2017-02
Publisher
한양대학교
Degree
Doctor
Abstract
최근 CMOS 이미지 센서(CMOS image sensor: CIS)의 화소 수 및 촬영 속도가 높아짐에 따라 화소의 출력을 읽어 들이기 위한 다양한 구조의 아날로그-디지털 변환기(analog-to-digital converter: ADC)가 개발되고 있다. 높은 선형성을 가지며 적은 면적을 차지하는 단일-기울기 ADC (Single-slope ADC: SS ADC)가 CIS에 널리 사용되고 있으나 A/D 변환을 위해 많은 수의 클럭을 필요로 하기 때문에 짧은 A/D 변환 시간과 높은 해상도를 달성하는 데 한계가 있다. SS ADC의 단점을 극복하기 위하여 ΔΣ ADC, 싸이클릭 ADC (cyclic ADC), 및 축차 근사 레지스터형 ADC (Successive approximation register ADC: SAR ADC)가 연구되고 있다. 그러나 ΔΣ ADC와 싸이클릭 ADC는 각각 적은 잡음을 가지며 짧은 A/D 변환 시간을 소모하는 장점을 가지고 있으나 두 ADC는 큰 전력을 소모하는 연산 증폭기를 필요로 한다. 커패시터 디지털-아날로그 변환기 (digital-to-analog converter: DAC), SAR 로직, 및 비교기로 구성된 SAR ADC는 적은 전력을 소모하며 짧은 시간에 A/D 변환이 가능하나 잡음이 크며 넓은 면적이 필요하다. 따라서 본 논문에서는 SAR ADC를 내장한 CIS의 잡음을 줄이기 위한 고속 다중 샘플링 (multiple sampling) 기법과 SAR ADC의 면적을 줄이고 선형성을 향상시키기 위한 2종류의 리드아웃 (readout) 회로를 제안하였다. 먼저, 열-병렬 (column parallel) SAR ADC를 내장한 저잡음 CIS용 고속 다중 샘플링 기법을 제안하였다. 제안한 다중 샘플링 기법에서 CIS의 잡음은 A/D 변환 횟수의 1/2승에 반비례하며, 12-비트 SAR ADC는 화소 출력에 대한 첫 번째 12-비트 A/D 변환 후 하위 4-비트 A/D 변환 만을 반복함으로써 A/D 변환 시간을 줄인다. 12-비트 SAR ADC의 면적을 줄이기 위해 4개의 축소된 기준 전압과 10-비트 커패시터 DAC를 사용하였다. 또한 다중 샘플링과 디지털 상호 연관 샘플링 (correlated double sampling, CDS)에 필요한 복잡한 연산을 수행하기 위해 간단한 구조를 갖는 업/다운(up/down) 카운터 기반의 디지털 연산 로직을 제안하였다. 제안한 다중 샘플링 기법을 검증하기 위하여 0.18 μm 공정을 사용하여 12-비트 SAR ADC를 내장한 256  128 화소 열을 갖는 CIS를 제작하였다. 측정 결과, 제안한 다중 샘플링 기법은 각 A/D 변환 시간을 1.2 μs에서 0.4 μs로 줄이고 잡음의 크기를 848.3 μV에서 270.4 μV로 줄임으로써 68.1 dB의 동적 영역(dynamic range)과 39.2 dB의 신호 대 잡음비 (signal-to-noise ratio: SNR)를 달성하였다. 두 번째로, 열-병렬 리드아웃 구조의 CIS용 소면적 저전력 12-비트 SAR ADC를 제안하였다. A/D 변환 후 남은 전압을 샘플링하기 위해 6-비트 커패시터 DAC를 사용하는 제안한 SAR ADC는 12-비트 A/D 변환을 위해 축소된 기준 전압을 사용한다 이를 통해 12-비트 커패시터 DAC를 사용 시와 비교하여 커패시터 면적을 1/64배 줄일 수 있으며, 분리된 커패시터 DAC(split capacitor DAC) 구조와 비교하여 88%의 스위칭 에너지를 줄일 수 있다. 부정확한 축소된 기준 전압에 의해 발생한 선형성 오차를 줄이기 위하여 ADC 동작 전 디지털 보정하는 기법을 사용하였다. 제안한 SAR ADC로 구성된 100개의 리드아웃 채널을 내장한 테스트 칩이 0.18 μm 공정을 사용하여 제작되었다. 측정 결과 제안한 SAR ADC는 디지털 보정 기법을 사용 전 -1/+14.9 LSB의 DNL (differential nonlinearity)과 -15.8/+12.7 LSB의 INL(integral nonlinearity)를 가지며 디지털 보정 후 -0.8/+1.7 LSB의 DNL과 -2.3/+2.4 LSB의 INL을 가짐을 확인하였다. 또한 디지털 CDS 사용 시 리드아웃 채널들의 출력 간 편차가 62.1 LSB에서 1.4 LSB로 감소하였다. 마지막으로, 열-병렬 리드아웃 구조의 CIS용 소면적 저전력 12-비트 SAR/SS ADC를 제안하였다. 제안한 12-비트 SAR/SS ADC는 기존의 12-비트 SAR ADC와 비교하여 6-비트 커패시터 DAC를 사용함으로써 단위 커패시터들의 수가 1/64배 감소하였으며, SAR ADC와 SS ADC 간에 아날로그 회로를 공유함으로써 적은 전력을 소비한다. 또한, 램프 신호를 커패시터 DAC 내 단위 커패시터의 하판에 연결함으로써 아날로그 회로의 부정확도에 둔감하기 때문에 디지털 보정 기법을 필요로 하지 않는다. 90 nm 공정을 이용하여 제안한 SAR/SS ADC를 갖는 1936  840 화소, 60 프레임의 CIS를 제작하였으며 제안한 SAR/SS ADC로 구성된 각 리드아웃 채널은 2.24 μm  998 μm의 면적을 차지하고 30 μW의 전력을 소비한다. 측정 결과, SAR/SS ADC는 -0.45/+0.84 LSB의 DNL과 -1.6/+0.74 LSB의 INL을 갖는다. 또한 개발된 CIS는 2.7 LSBrms의 잡음과 0.07 LSB의 고정 패턴 잡음 (fixed pattern noise)를 갖는다.
URI
http://dcollection.hanyang.ac.kr/jsp/common/DcLoOrgPer.jsp?sItemId=000000098987http://repository.hanyang.ac.kr/handle/20.500.11754/124829
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GRADUATE SCHOOL[S](대학원) > NANOSCALE SEMICONDUCTOR ENGINEERING(나노반도체공학과) > Theses (Ph.D.)
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