신뢰성 불량에 강인한 STT-MRAM 회로 설계

Abstract

Spin transfer torque magnetic random access memory (STT-MRAM)는 비휘발성, 제한 없는 내구성, 저전력, 높은 속도, 높은 메모리 밀도 등의 특징 때문에 기존 메모리를 대체할 수 있는 유망한 메모리이다. 그러나 STT-MRAM의 낮은 칩 수율과 신뢰성은 실용적인 어플리케이션에 적용하기 위해 해결해야 되는 문제점이다. 따라서 STT-MRAM 회로와 시스템을 만드는데 있어 불량에 강인한 디자인은 필수불가결한 기술이다. STT-MRAM은 magnetic tunnel junction(MTJ)의 stochastic switching, read disturbance, thermal fluctuation 그리고 MTJ의 작은 tunnel magneto-resistance (TMR)와 증가하는 process, voltage and temperature(PVT) 분산 등의 이유로 많은 결함이 발생한다. Read disturbance는 STT-MRAM의 읽기 동작 시 MTJ에 문턱 전류 이상의 전류가 흘러서 저장된 MTJ의 상태가 바뀌는 것을 말한다. 이러한 read disturbance 문제를 줄이기 위해 작은 센싱 전류가 필요하지만 그것은 동시에 센싱 마진(sensing margin)을 감소시킨다. IC의 scale이 작아지면서 공정 분산이 증가하고 read disturbance와 센싱 마진 문제들은 더 심화되고 있다. 센싱 마진이 센싱 회로의 input 오프셋(offset)을 극복할 수 없게 되면 이는 오류로 이어진다. 본 논문은 STT-MRAM의 읽기 회로 전체에서 나타나는 오프셋에 의한 문제점을 제거하는 회로를 제시한다. 하나의 브랜치(branch)를 이용해 센싱하여 센싱 회로 소자들의 미스매치(mismatch)에 의한 오프셋 전압을 제거함으로써 오프셋에 의한 문제를 해결하는 동시에 선 증폭 단계를 사용하여 읽기마진을 극대화한다. Global foundries 130nm 기술 모델을 사용한 Monte-Carlo 시뮬레이션은 제안된 회로가 높은 신뢰성을 갖고 있는 것을 보여준다. 또한 결함에 의해 오류가 일어났을 경우 이를 해결할 수 있는 방법 중에 하나가 리던던시(redundancy)인데 이 논문에서는 불량 어드레스(address) 기록이 자유로운 리던던시 회로를 제안하고 있다. 제조자가 칩 패키지(package)를 완료한 이후에는 불량 어드레스 리던던시 회로를 수정하기가 어렵다. 따라서 그 이후에 불량이 발견되면 칩을 소각해야 하는 일이 발생한다. 이는 수율의 감소를 일으킨다. 이러한 문제를 해결하기 위해 읽고 쓰기가 비교적 자유로운 MTJ를 이용해 어드레스 컴페레이터(address comparator)를 구성하는 방법을 제안했다. 또한 STT-MRAM의 주변회로를 공유함으로써 리던던시 회로의 면적을 작게 하는 방법을 제안한다. 리던던시 회로 역시 130nm 기술 모델을 사용하였고 본 논문에서 제안한 회로가 동작 속도와 소모 전력 절약 측면에서도 유리하다는 것을 확인할 수 있다.