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다중 시스템 클럭과 이종 코아를 가진 시스템 온 칩을 위한 연결선 지연 고장 테스트 제어기

Title
다중 시스템 클럭과 이종 코아를 가진 시스템 온 칩을 위한 연결선 지연 고장 테스트 제어기
Other Titles
At-speed Interconnect Test Controller for SoC with Multiple System Clocks and Heterogeneous Cores
Author
박성주
Issue Date
2005-05
Publisher
대한전자공학회
Citation
2005년도 SOC 학술대회, Page. 283 - 288
Abstract
본 논문은 SoC 상에서 정적인 고장 뿐 아니라 동적인 고장도 점검하고 진단할 수 있는 새로운 At-speed Interconnect Test Controller (ASITC)를 소개한다. SoC는 IEEE 1149.1과 P1500 래퍼의 코아들로 구성되고 다중 시스템 클럭에 의해 동작될 수 있으며, 이러한 복잡한 SoC를 테스트하기 위해 P1500 래퍼의 코아를 위한 인터페이스 모듈과 update부터 capture까지 1 시스템 클럭으로 연결선의 지연 고장을 점검할 수 있는 ASITC를 설계하였다. 제안한 ASITC는 FPGA로 구현하여 기능검증을 하였으며 기존의 방식에 비해 테스트 방법이 쉽고, 면적의 오버헤드가 적다는 장점이 있다.
URI
http://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE01731688&language=ko_KRhttp://repository.hanyang.ac.kr/handle/20.500.11754/110535
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