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DDR3, LPDDR3를 위한 dual mode PHY interface

Title
DDR3, LPDDR3를 위한 dual mode PHY interface
Other Titles
Dual mode PHY interface for DDR3 and LPDDR3
Author
전준열
Alternative Author(s)
Jeon, Jun Yeol
Advisor(s)
유창식
Issue Date
2019. 8
Publisher
한양대학교
Degree
Master
Abstract
본 논문에서는 PC용 Dual-Date-Rate3(DDR3)과 모바일용 저전력 Dual-Date-Rate3(LPDDR3)를 위한 Dual mode의 PHY interface를 제안하였다. DDR2로 넘어오면서 interface의 반송파를 제거하기 위해 termination을 die위로 올린 On-Die-Termination(ODT)이 사용되게 되었다. Controller와 chip간의 data 전송 시 Signal Integrity(S/I)를 보장하기 위해 정확한 임피던스 정합을 필요로 하게 되는데 이를 컨트롤 하는 것이 ZQ calibration이다. DDR3의 경우 Stub-Series-Terminated-Logic(SSTL) 방식의 I/O interface를 사용하며, LPDDR3의 경우 High-Speed-Unterminated-Logic(HSUL) 방식의 I/O interface를 사용한다. 본 논문은 DDR3와 LPDDR3의 JEDEC에 명시된 termination 저항 값의 전 범위를 컨트롤할 수 있도록 ZQ calibration을 설계하여 DDR3와 LPDDR3의 I/O interface에서 모두 동작할 수 있는 transmitter와 receiver를 설계하였다. 또한 출력에서 발생할 수 있는 EMI 문제를 보완하기 위해 출력 데이터의 slew rate을 컨트롤 할 수 있도록 드라이버를 설계하였다. 본 논문의 I/O interface는 DDR3의 Data rate인 1.6Gbps에서부터 LPDDR3의 Data rate인 2.133Gbps까지 동작할 수 있도록 설계하였다. 본 논문의 interface는 CMOS 65-nm 공정으로 설계되었으며, 총 면적은 500μm x1900μm, 1.2V(LPDDR3)와 1.5V(DDR3)의 공급전압 하에 최대 동작 주파수1066MHz에서 설계되었다.
URI
http://dcollection.hanyang.ac.kr/common/orgView/000000109496http://repository.hanyang.ac.kr/handle/20.500.11754/109775
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GRADUATE SCHOOL[S](대학원) > NANOSCALE SEMICONDUCTOR ENGINEERING(나노반도체공학과) > Theses (Master)
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