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천이 지연 고장 테스트를 위한 개선된 IEEE 1500 래퍼 셀 및 인터페이스 회로 설계

Title
천이 지연 고장 테스트를 위한 개선된 IEEE 1500 래퍼 셀 및 인터페이스 회로 설계
Other Titles
Design of Enhanced IEEE 1500 Wrapper Cell and Interface Logic For Transition Delay Fault Test
Author
박성주
Keywords
Transition delay fault; SoC; IEEE 1500; IEEE 1149.1; wrapper
Issue Date
2007-11
Publisher
대한전자공학회
Citation
전자공학회논문지 - SD, v. 44, No. 11, Page. 109 - 118
Abstract
SoC의 집적도와 동작 속도의 증가로 인하여 지연 고장 테스트의 중요성이 더욱 커지고 있다. 본 논문은 천이 지연 고장 테스트를 지원하는 개선된 IEEE 1500 래퍼 셀 구조와 IEEE 1149.1 TAP 제어기를 이용하기 위한 인터페이스 회로를 제시하고, 이를 이용한 테스트 방법을 제안 한다. 제안 하는 셀 구조는 한 번의 테스트 명령어를 이용하여 상승 지연 고장 테스트와 하강 지연 고장 테스트를 연속적으로 수행 할 수 기능을 유지하면서 기존의 셀 구조에 비하여 적은 면적 오버헤드를 가지며 테스트 시간을 줄일 수 있다. 또한 다른 클럭으로 동작하는 코어에 대한 테스트를 동시에 수행 할 수 있다. As the integration density and the operating speed of System on Chips (SoCs) become increasingly high, it is crucial to test delay defects on the SoCs. This paper introduces an enhanced IEEE 1500 wrapper cell architecture and IEEE 1149.1 TAP controller for the wrapper interface logic, and proposes a transition delay fault test method. The method proposed can detect slow-to-rise and slow-to-fall faults sequentially with low area overhead and short test time. and simultaneously test IEEE 1500 wrapped cores operating at different core clocks.
URI
http://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE00917728&language=ko_KRhttp://repository.hanyang.ac.kr/handle/20.500.11754/107381
ISSN
1229-6368
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COLLEGE OF COMPUTING[E] > COMPUTER SCIENCE(소프트웨어학부) > Articles
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