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저비용 SoC 테스트를 위한 IEEE 1500 래퍼 및 테스트 제어

Title
저비용 SoC 테스트를 위한 IEEE 1500 래퍼 및 테스트 제어
Other Titles
IEEE 1500 Wrapper and Test Control for Low-Cost SoC Test
Author
박성주
Keywords
Design for test; IEEE 1149.1; IEEE 1500; at-speed test; System-on-chip
Issue Date
2007-11
Publisher
대한전자공학회
Citation
전자공학회논문지 - SD, v. 44, No. 11, Page. 65 - 73
Abstract
본 논문에서는 저비용 SoC 테스트를 위한 테스트 설계 기술에 대해서 다룬다. IEEE 1500 랩드 코어를 SoC TAP (Test Access Port) 을 통하여 스캔 테스트를 수행하는 방법을 제시하고, 지연고장 테스트를 위한 테스트 클럭 생성회로를 설계한다. TAP의 신호만을 이용하여 SoC 테스트를 수행함으로써 테스트 핀 수를 줄일 수 있고, SoC 내부의 회로를 사용하여 지연고장 테스트를 수행함으로써 저가의 테스트 장비를 사용할 수 있다. 실험을 통하여 제시한 방식의 효율성을 평가하고, 서로 다른 주파수의 클럭을 사용하는 여러 코어의 지연고장 테스트를 동시에 수행 할 수 있음을 확인한다. This paper introduces design-for-test (DFT) techniques for low-cost system-on-chip (SoC) test. We present a Scan-Test method that controls IEEE 1500 wrapper thorough IEEE 1149.1 SoC TAP (Test Access Port) and design an at-speed test clock generator for delay fault test. Test cost can be reduced by using small number of test interface pins and on-chip test clock generator because we can use low-price automated test equipments (ATE). Experimental results evaluate the efficiency of the proposed method and show that the delay fault test of different cores running at different clocks test can be simultaneously achieved.
URI
http://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE00917722&language=ko_KRhttp://repository.hanyang.ac.kr/handle/20.500.11754/107380
ISSN
1229-6368
Appears in Collections:
COLLEGE OF COMPUTING[E] > COMPUTER SCIENCE(소프트웨어학부) > Articles
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