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저비용 SoC 테스트를 위한 IEEE 1500 래퍼 설계

Title
저비용 SoC 테스트를 위한 IEEE 1500 래퍼 설계
Other Titles
An Efficient IEEE 1500 Based low Cost Scan Testing Technique
Author
박성주
Keywords
Design for test; IEEE 1149.1; IEEE 1500; at-speed test; System-on-Chip
Issue Date
2007-05
Publisher
대한전자공학회
Citation
2007년도 SOC 학술대회, Page. 349 - 352
Abstract
본 논문에서는 저비용 SoC 테스트를 위한 테스트 설계 기술에 대해서 다룬다. IEEE 1500 랩드 코어를 SoC TAP 을 통하여 스캔 테스트를 수행하는 방법을 제시하고, 지연고장 테스트를 위한 테스트 클럭 생성회로를 설계한다. TAP 의 신호만을 이용하여 SoC 테스트를 수행함으로써 테스트 핀 수를 줄일 수 있고, SoC 내부의 회로를 사용하여 지연고장 테스트를 수행함으로써 저가의 테스트 장비를 사용할 수 았다. 실험을 통하여 제시한 방식의 효율성을 평가하고, 서로 다른 주파수의 클럭을 사용하는 여러 코어의 지연고장 테스트를 동시에 수행 할 수 있음을 확인한다. This paper introduces design-for-test (DFT) techniques for low-cost system-on-chip (SoC) test. We present a method that controls IEEE 1500 wrapper through IEEE 1149.1 TAP and design an at-speed test clock generator for delay fault test. Low cost automated test equipments (ATEs) are allowed to test SoCs with IEEE 1500 wrapped cores, thus test cost can be drastically reduced, by using only a small number of test interface pins, and by embedding on-chip test clock generator on an SoC. Experimental results evaluate the efficiency of the proposed method and show that the delay test for different cores running at different clocks can be simultaneously performed.
URI
http://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE01726708&language=ko_KRhttp://repository.hanyang.ac.kr/handle/20.500.11754/106467
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