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상위 수준 합성을 위한 비트단위 지연시간을 고려한 스케줄링

Title
상위 수준 합성을 위한 비트단위 지연시간을 고려한 스케줄링
Other Titles
Scheduling Considering Bit-Level Delays for High-Level Synthesis
Author
신현철
Keywords
비트단위 지연시간; chaining; 상위수준 합성; 스케줄링
Issue Date
2008-11
Publisher
대한전자공학회
Citation
전자공학회논문지 - SD, v. 45, No. 11, Page. 83-88
Abstract
본 논문에서는 상위수준 합성에서의 비트단위 지연시간을 고려한 새로운 스케줄링 기법을 제안한다. 기존의 상위수준 합성을 위한 비트단위 지연시간 계산 방법은 특정 resource에서만 제한적으로 이용할 수 있었다. 하지만 본 연구에서는 다양한 resource에 대해서도 적용할 수 있는 효율적인 비트단위 지연시간 계산 방법을 개발하여, 이를 스케줄링에 적용하였다. 스케줄링 알고리즘은 리스트 스케줄링을 기반으로 하였으며, 스케줄링 과정에서 비트단위 지연시간을 고려하여 chaining을 수행한다. 또한 resource 제약조건하에서 성능을 더욱 향상시키기 위해 multi-cycle chaining을 수행할 수 있다. 잘 알려진 몇 가지 DSP 예제에 대한 실험 결과는 제안한 방법이 기존의 리스트 스케줄링에 비하여 평균 14.7% 성능을 향상시킬 수 있음을 보인다.
URI
http://www.dbpia.co.kr/Journal/ArticleDetail/NODE01089970http://repository.hanyang.ac.kr/handle/20.500.11754/105108
ISSN
1229-6368
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COLLEGE OF ENGINEERING SCIENCES[E](공학대학) > ELECTRICAL ENGINEERING(전자공학부) > Articles
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